当前位置: 首页 > 编程学习 > 其它语言 > Verilog > 正文

FPGA计算3行同列数据之和

2018-04-23 来源:博客园/NingHeChuan

实验:FPGA计算3行同列数据之和

实验要求:PC机通过串口发送3行数据(一行有56个数据,3行共有56*3=168个数据)给FPGA,FPGA计算3行同一列数据的和,并将结果通过串口返回给上位机。

实现方法:使用两个FIFO IP Core,将串口接收到的数据进行缓存,当第一个FIFO1的数据存满后,将FIFO1的数据读出来给FIFO2,当FIFO2的数据存满时,当前两个FIFO的数据和串口正在接收的数据就可以看做为三行数据了。我们将3行数据同时读出,进行求和,然后用串口发送到上位机,这里要注意的是三个数据必须对齐,要不然是最终结果是不正确的。我这里为了验证方便,只生成了一行16个数据。

本设计是为了基于FPGA的Sobel边缘检测做基础,使用2/3个FIFO将图片数据缓存成3x3矩阵,不过偶然发现Xilinx也有shift_ram IP Core,这个IP简直是为生成3x3矩阵而生的,不过为了学习FIFO的使用,还是在这里用FIFO实现,我这里使用的是Xilinx的Vivado开发套件调用FIFO IP Core流程如下:

点击如图所示图标

按上图所示配置即可,这里的full信号是当FIFO写满后full会为1,否则为0,empty是当FIFO为空时FIFO为1,否则为0。 

这里设置读写位宽和深度,添加复位信号,注意Xilinx的FIFO是高电平复位,设置复位类型为异步复位。剩下的按如图设置即可。其他均保持默认,点击OK。

点击generate生成IP Core。